%0 Journal Article %A 戴强 %A 戴紫彬 %A 李伟 %T 基于增强型延时感知CSE算法的AES S盒电路优化设计 %D 2019 %R 10.3969/j.issn.0372-2112.2019.01.017 %J 电子学报 %P 129-136 %V 47 %N 1 %X 针对高级加密标准(AES)S-盒优化,提出了一种增强型延时感知公共项消除(CSE)算法.该算法能够在不同延时约束条件下优化多常数乘法运算电路,并给出从最小延时到最小面积全范围的面积-延时设计折中.采用该算法优化了基于冗余有限域算术的S盒实现电路,确定了延时最优、面积最优的两种S盒构造.实例优化结果表明所提出算法的优化效率高、优化结果整体延时小.所设计的S盒电路基于65nm CMOS工艺库综合,结果表明,对比于已有文献中S盒复合域实现电路,所提出面积最优S盒电路的面积-延时积最小,比目前最小面积与最短延时的S盒组合逻辑分别减少了17.58%和19.74%. %U https://www.ejournal.org.cn/CN/10.3969/j.issn.0372-2112.2019.01.017