您当前的位置:
首页 >
文章列表页 >
BottleneckNet:一种面向大规模数字芯片的逻辑综合后阶段时序瓶颈预测的GNN模型
BottleneckNet:一种面向大规模数字芯片的逻辑综合后阶段时序瓶颈预测的GNN模型
BottleneckNet: A Graph Neural Network for Post-Synthesis Timing Bottleneck Prediction in Large-Scale Digital ICs
- 电子学报 2025年53卷第12期 页码:4518-4526
DOI: 10.12263/DZXB.20250798
录用:2025-12-22
移动端阅览
HTML全文
图( 4 ) 表( 4 )
参考文献
出版信息
数据统计
186
浏览量
165
下载量
0
CSCD
文章被引用时,请邮件提醒。
提交
工具集
- BibTeX下载
- Endnote下载
- RefMan 下载
- NoteExpress下载
- NoteFirst下载
相关文章
低空智联网中拓扑驱动的双图强化学习频谱资源管控方法
分布偏移场景下图神经网络测试时自适应方法
一石二鸟:图数据无监督学习中的检测与分类协同
面向网络流量异常检测的频谱感知图预训练与提示微调框架
基于稀疏贝叶斯学习的OTFS系统脉冲噪声抑制方法
相关作者
陈晓红
唐鸿凯
梁伟
袁依格
胡航
牛伟纳
吴涛
乔少杰
相关机构
湖南工商大学计算机学院
湘江实验室
中南大学商学院
重庆邮电大学网络空间安全与信息法学院
成都信息工程大学软件工程学院

