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一种应用于TDC的低抖动延迟锁相环电路设计
一种应用于TDC的低抖动延迟锁相环电路设计
Design of a Low Jitter Delay Locked Loop for TDC
- 电子学报 2017年45卷第2期 页码：452-458
DOI： 10.3969/j.issn.0372-2112.2017.02.026
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