18×18 Parallel and Pipeline Multiplier Chip Design

徐加全; 候朝焕; 张骥

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18×18 Parallel and Pipeline Multiplier Chip Design

更新时间：2025-12-08

- 18×18 Parallel and Pipeline Multiplier Chip Design
- Acta Electronica Sinica Issue 2, (1995)
- 作者机构：
  
  中科院声学研究所
- 作者简介：
- 基金信息：
- DOI：
  CLC： TP332.22
- Published：1995
- 稿件说明：
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[1]徐加全,候朝焕,张骥.18×18并行流水乘法器芯片设计[J].电子学报,1995(02):82-84.

徐加全, 候朝焕, 张骥. 18×18 Parallel and Pipeline Multiplier Chip Design[J]. Acta Electronica Sinica, 1995, (2).
[1]徐加全,候朝焕,张骥.18×18并行流水乘法器芯片设计[J].电子学报,1995(02):82-84. DOI：

徐加全, 候朝焕, 张骥. 18×18 Parallel and Pipeline Multiplier Chip Design[J]. Acta Electronica Sinica, 1995, (2). DOI：

摘要

本文详细介绍了１８×１８ＭｏｄｉｆｉｅｄＢｏｏｔｈ算法和华士树乘法器的全定制芯片设计。芯片的工艺采用１．２μｍ，整个算法仿真和版图设计工作是在ＭｅｎｔｏｒＧｒａｐｈｉｃｓ公司的ＧＤＴ上完成的。芯片加工完成后，一个样片通过所有测试，实测工作频率为３６兆赫。

Abstract

The full custom chip design of 18×18 Modified Booth algorithm and Wallace Tree multiplier is introduced.The chip adopts 1.2μm CMOS technology.After the fabrication of our multiplier

one chip has passed through all tests and the maximum frequency is 36 MHz according to the tests.

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