无失真并行数据压缩的脉动阵列ASIC设计

顾 静; 帅典勋; 顾 清

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无失真并行数据压缩的脉动阵列ASIC设计

论文 | 更新时间：2025-07-16

- 无失真并行数据压缩的脉动阵列ASIC设计
- A Systolic ASIC Scheme for Undistorted Parallel Data Compression
- 电子学报 2000年28卷第9期页码：135-136
- 作者机构：
  
  1. 华东理工大学计算机科学与工程系,上海,200237
  2. 清华大学智能技术和系统国家重点实验室,北京,100084
  3. 华东理工大学计算机科学与工程系上海,200237
  4. 清华大学智能技术和系统国家重点实验室北京,100084
- 作者简介：
- 基金信息：
  
  973国家重点基础研究规划项目基金 (No.G1999032707);国家自然科学基金 (No.69773037)
- DOI：
  中图分类号： TP18
- 纸质出版：2000
- 稿件说明：
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顾静, 帅典勋, 顾清. 无失真并行数据压缩的脉动阵列ASIC设计[J]. 电子学报, 2000,28(9):135-136.

GU Jing, SHUAI Dian-xun, GU Qing. A Systolic ASIC Scheme for Undistorted Parallel Data Compression[J]. Acta Electronica Sinica, 2000, 28(9): 135-136.
顾静, 帅典勋, 顾清. 无失真并行数据压缩的脉动阵列ASIC设计[J]. 电子学报, 2000,28(9):135-136. DOI：

GU Jing, SHUAI Dian-xun, GU Qing. A Systolic ASIC Scheme for Undistorted Parallel Data Compression[J]. Acta Electronica Sinica, 2000, 28(9): 135-136. DOI：

摘要

本文提出适用于无失真并行数据压缩的超大规模ASIC的逻辑电路设计.与其他传统的串行或小规模并行无失真数据压缩的硬件或软件方法相比

本文的Systolic阵列结构有更好的并行性、实时性和普适性.对ASIC的时序和功能进行的模拟验证

证明了逻辑和电路设计的正确性和有效性.

Abstract

This paper presents a new systolic ASIC scheme to implement the undistorted parallel data compression algorithm based on genetic algorithm (GA).In comparison with other traditional sequential or small-scale parallel methods of data compression

the proposed systolic scheme has much higher parallelism

real-time performance and more suitability.The simulation of timing performance and functionality for the ASIC scheme verifies its correctness and effectiveness.

关键词

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