多通道高速HDLC处理器的设计与实现

陆园琳; 乔庐峰; 王志功

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多通道高速HDLC处理器的设计与实现

论文 | 更新时间：2025-07-16

- 多通道高速HDLC处理器的设计与实现
- Design and Implementation of a Multi-Channel High Speed HDLC Data Processor
- 电子学报 2003年31卷第11期页码：1630-1633
- 作者机构：
  
  东南大学射频与光电集成电路研究所,江苏,南京,210096
- 作者简介：
- 基金信息：
  
  江苏省首批十五科技攻关项目 (No.BG2000010-1)
- DOI：
  中图分类号： TP368.1
- 纸质出版：2003
- 稿件说明：
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陆园琳, 乔庐峰, 王志功. 多通道高速HDLC处理器的设计与实现[J]. 电子学报, 2003,31(11):1630-1633.

LU Yuan-lin, QIAO Lu-feng, WANG Zhi-gong. Design and Implementation of a Multi-Channel High Speed HDLC Data Processor[J]. Acta Electronica Sinica, 2003, 31(11): 1630-1633.
陆园琳, 乔庐峰, 王志功. 多通道高速HDLC处理器的设计与实现[J]. 电子学报, 2003,31(11):1630-1633. DOI：

LU Yuan-lin, QIAO Lu-feng, WANG Zhi-gong. Design and Implementation of a Multi-Channel High Speed HDLC Data Processor[J]. Acta Electronica Sinica, 2003, 31(11): 1630-1633. DOI：

摘要

本文详述了由一个具有分时处理能力的HDLC处理器对128逻辑通道数据进行高速、并行、实时处理的设计与实现过程

并讨论了其实现关键技术

给出了系统中关键结点的功能仿真波形图.

Abstract

This paper describes the design of a multi-channel high speed HDLC data processor which can process 128 logic channel HDLC data simultaneously.Its logic function and communication protocol coherence have been verified successfully by real-time operation system——vxWorks through FPGA.In the system

this multi-channel HDLC processor connects with 8 E1 physical links

and all 128 logic channel data separated from 256 timeslots of 8 E1 frames are processed by this single HDLC processor using time multiplex technology.Compared with other communication chips of this type

the above circuit structure takes more advantages in chip resources' taking up and channel management.

关键词

Keywords

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