高速多层神经网络硬件实现与限定精度的学习算法研究

何其明; 张思和

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高速多层神经网络硬件实现与限定精度的学习算法研究

更新时间：2025-12-08

- 高速多层神经网络硬件实现与限定精度的学习算法研究
- Hardware Implementation and Limited Precision Alogorithm of High-Speed Multilayer perceptrons
- 电子学报 1995年第8期
- 作者机构：
  
  中国科学院生物物理研究所高技术部
- 作者简介：
- 基金信息：
  
  国家自然科学基金(61701067;61702065)
- DOI：
  中图分类号： TP301.6
- 纸质出版：1995
- 稿件说明：
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[1]何其明,张思和.高速多层神经网络硬件实现与限定精度的学习算法研究[J].电子学报,1995(08):106-108.

何其明, 张思和. Hardware Implementation and Limited Precision Alogorithm of High-Speed Multilayer perceptrons[J]. Acta Electronica Sinica, 1995, (8).
[1]何其明,张思和.高速多层神经网络硬件实现与限定精度的学习算法研究[J].电子学报,1995(08):106-108. DOI：

何其明, 张思和. Hardware Implementation and Limited Precision Alogorithm of High-Speed Multilayer perceptrons[J]. Acta Electronica Sinica, 1995, (8). DOI：

摘要

本文利用两片神经网络处理芯片（ＮＰＳ）ＮＬＸ４２０实现了多层感知机的硬件设计，并针对已实现的硬件环境中进行了限定精度的学习算法研究，给出相应的实验测试结果。

Abstract

High-speed multilayer perceptrons have been implemented using neural processor slices（NPS420×2）.Limited precision algorithm and experimental results are also presented.

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