时延驱动的VLSI版图规划算法

戚肖宁; 冯之雁; 严晓浪

您当前的位置：

首页 >

文章列表页 >

时延驱动的VLSI版图规划算法

更新时间：2025-12-08

- 时延驱动的VLSI版图规划算法
- Timing Driven Floorplanning
- 电子学报 1995年第2期
- 作者机构：
  
  杭州电子工业学院ＩＣＣＡＤ研究所
- 作者简介：
- 基金信息：
  
  国家“八·五”重点科技攻关项目
- DOI：
  中图分类号： TN470.7
- 纸质出版：1995
- 稿件说明：
移动端阅览
[1]戚肖宁,冯之雁,严晓浪.时延驱动的VLSI版图规划算法[J].电子学报,1995(02):103-105.

戚肖宁, 冯之雁, 严晓浪. Timing Driven Floorplanning[J]. Acta Electronica Sinica, 1995, (2).
[1]戚肖宁,冯之雁,严晓浪.时延驱动的VLSI版图规划算法[J].电子学报,1995(02):103-105. DOI：

戚肖宁, 冯之雁, 严晓浪. Timing Driven Floorplanning[J]. Acta Electronica Sinica, 1995, (2). DOI：

摘要

本文提出了时延驱动布图规划（ＴｉｍｉｎｇＤｒｉｖｅｎＦｌｏｏｒｐｌａｎｎｉｎｇ）的思想。在用改进的广义力矢量法优化功能单元间连线时延的同时，运用非线性规划的方法进一步优化关键路径上功能单元的时延及连线时延，结果表明，这是一种有效的优化版图时延的方法。

Abstract

In this paper

we present the idea of timing driven floorplanning.While optimizing the interconnection delay between cells using improved GFDR

We use nonlinear programming method to reduce the cell delays and interconnection delays in critical paths.The result shows that it is an effective method for optimizing layout delay of VLSI.

关键词

Keywords

references

浏览量

下载量

CSCD

文章被引用时，请邮件提醒。

提交

工具集

关联资源

面向超大规模集成电路物理设计的通孔感知的并行层分配算法

基于精确时延模型考虑缓冲器插入的互连线优化算法

嵌入式Flash CISC/DSP微处理器的研究与实现

一种时延驱动的VLSI布局方法

行为级DSP算法描述的阵列处理器综合方法研究