一种适合VLSI实现的快速加法器

陈弘毅; 吴荣胜

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一种适合VLSI实现的快速加法器

更新时间：2025-12-08

- 一种适合VLSI实现的快速加法器
- A Fast Multi-Bit RCLA Suitable for VLSI Implementation
- 电子学报 1992年第2期页码：83-86
- 作者机构：
  
  1. 清华大学微电子学研究所
  2. 清华大学微电子学研究所北京 100084
- 作者简介：
- 基金信息：
  
  国家自然科学基金委员会资助。
- DOI：
  中图分类号：
- 纸质出版：1992
- 稿件说明：
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[1]陈弘毅,吴荣胜.一种适合VLSI实现的快速加法器[J].电子学报,1992(02):83-86.

Chen Hongyi, Wu Rongsheng. A Fast Multi-Bit RCLA Suitable for VLSI Implementation[J]. Acta Electronica Sinica, 1992, (2): 83-86.
[1]陈弘毅,吴荣胜.一种适合VLSI实现的快速加法器[J].电子学报,1992(02):83-86. DOI：

Chen Hongyi, Wu Rongsheng. A Fast Multi-Bit RCLA Suitable for VLSI Implementation[J]. Acta Electronica Sinica, 1992, (2): 83-86. DOI：

摘要

本文提出一种规整结构超前进位加法器

其加法时间与位数的对数成比例;而且其结构规整、逻辑简单、互连容易。SPICE模拟表明

采用2μm CMOS工艺的16位加法器最坏情况延时为5.4ns

并具有位数加倍延时仅增加1.2ns的扩展特性。它可以方便地用全定制或半定制等VLSI设计方法实现。

Abstract

A regular carry look-ahead adder is presented in this paper. It gains very short delay proportional to logarithm of the bandwidth of the adder

regular architecture

simple logic and localized in-terconnectivity. SPICE simulation results show that for a 16-bit RCLA employing 2UUUUUUUUUm CMOS technology the addition time is 5.4ns in the worst case

and doubling the bandwidth only takes 1.2ns more delay. It can conveniently be implemented by various VLSI design styles

e. g. full-custom

cell based or gate array.

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