数字式电荷耦合逻辑二位加法器的研制

鲍希茂; 郑祥钦; 柳承恩; 嵇福权

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数字式电荷耦合逻辑二位加法器的研制

更新时间：2025-12-08

- 数字式电荷耦合逻辑二位加法器的研制
- DESIGN AND PERFORMANCE OF DCCL TWO-BIT ADDER
- 电子学报 1979年第2期页码：1-7
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  中图分类号：
- 纸质出版：1979
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[1]鲍希茂,,,,,,,,,,,郑祥钦,,,,,,,,,,,柳承恩,,,,,,,,,,,嵇福权.数字式电荷耦合逻辑二位加法器的研制[J].电子学报,1979(02):1-7.

鲍希茂, 郑祥钦, 柳承恩, et al. DESIGN AND PERFORMANCE OF DCCL TWO-BIT ADDER[J]. Acta Electronica Sinica, 1979, (2): 1-7.
[1]鲍希茂,,,,,,,,,,,郑祥钦,,,,,,,,,,,柳承恩,,,,,,,,,,,嵇福权.数字式电荷耦合逻辑二位加法器的研制[J].电子学报,1979(02):1-7. DOI：

鲍希茂, 郑祥钦, 柳承恩, et al. DESIGN AND PERFORMANCE OF DCCL TWO-BIT ADDER[J]. Acta Electronica Sinica, 1979, (2): 1-7. DOI：

摘要

本文提出了简化数字式电荷耦合逻辑（DCCL）全加器结构的实现方法。此法可使这种全加器的时钟脉冲减少到三种

而且其中的两种与普通二相电荷耦合器件（CCD）的时钟系统完全一致

这对发展CCD存储与DCCL相结合的单片式信息处理系统有重大意义。文中给出了用常规的MOS工艺制造二位加法器的设计原理与实验结果。

Abstract

In this paper some improvements of DCCL full adder have been presented. They simplify the structure and reduce the clock pulses numbers to three. Two of them are the same as those of the ordinary two phase CCD.This is of great significance for combining CCD memory with DCCL to develop a monolithic signal processing system. A 2-word 2-bit adder has been fabricated using conventional MOS technology. Design considerations and experimental results are also given.

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