低功耗异步LDPC解码器运算通路设计

doi:10.3969/j.issn.0372-2112.2013.04.010

电子学报 ›› 2013, Vol. 41 ›› Issue (4): 685-689.DOI: 10.3969/j.issn.0372-2112.2013.04.010

低功耗异步LDPC解码器运算通路设计

姜小波, 叶德盛, 吴文涛, 徐向民

华南理工大学电子与信息学院,广东广州 510641

收稿日期:2012-03-23 修回日期:2012-12-12 出版日期:2013-04-25
- 作者简介:
- 姜小波 男,1972年11月生于浙江.2004年从中科院微电子所获得博士学位.目前在华南理工大学电子信息学院任副教授.主要研究差错控制编码设计、低功耗集成电路设计、通信基带芯片设计. E-mail:xbjiang@gmail.com 叶德盛 男,1988年1月生于广东广州.2010年毕业于中山大学理工学院微电子学专业.2010年进入华南理工大学电子与信息学院,就读研究生.主要从事异步LDPC解码器的设计等方向的研究. E-mail:ydsbanban@163.com吴文涛男,1988年4月生于广东.2011年毕业于山东大学物理学专业.2011年进入华南理工大学电子与信息学院,就读研究生.主要从事低功耗LDPC解码器的设计等方向的研究. E-mail:eindleon@gmail.com
- 基金资助:
- 国家自然科学基金 (No.60976031); 广东省科技厅 (No.2009B080701060,No.2010A080402015,No.2011A010801005); 中央高校基本科研业务 (No.2009ZM0310)

Low Power Design of Asynchronous Datapath for LDPC Decoder

JIANG Xiao-bo, YE De-sheng, WU Wen-tao, XU Xiang-min

School of Electronic and Information Engineering, South China University of Technology, Guangzhou, Guangdong, 510641, China

Received:2012-03-23 Revised:2012-12-12 Online:2013-04-25 Published:2013-04-25

摘要/Abstract

摘要： 本文设计了异步LDPC解码器运算通路,利用异步电路减少信号到达时间不一致引起的毛刺和时钟引起的功耗.利用输入数据的统计特性设计了运算通路中的主要运算单元,减少了冗余运算.本文还实现了同步运算通路和基于门控时钟的运算通路作为比较.三种设计采用相近的架构,在0.18μm CMOS工艺下实现相同的功能.仿真结果表明,提出的异步设计功耗最小,相比于同步设计和基于门控时钟设计,分别节省了42.0%和32.6%的功耗.虽然性能稍逊于同步设计,但优于门控时钟设计.其中,同步设计的延时是1.09ns,基于门控时钟的设计延时是1.61ns,而异步设计则是1.20ns.

关键词: LDPC码, 异步设计, 低功耗, 比较器, 加法器

Abstract: Asynchronous datapath of LDPC decoder is proposed in this paper.Glitches and redundant computations are decreased by asynchronous design.Clock tree is replaced by handshake control units.Taking advantages of input data statistical characteristic,key arithmetic elements in the datapath are proposed.Two types of datapaths including synchronous design and clock-gating design are also implemented as contrasts.Three designs exploit similar architecture and realize the same function by 0.18μm CMOS process.Simulation result shows that the proposed asynchronous design features the lowest power.Compared with the synchronous and clock-gating designs,it saves 42.0% and 32.6% power respectively.Its performance is a little bit worse than the synchronous design,but is better than the clock-gating design.The delay of the synchronous design is 1.09ns,the clock-gating design is 1.61ns,and the proposed design is 1.20ns.

Key words: LDPC code, asynchronous design, low power, comparator, adder

中图分类号:

TN914

姜小波, 叶德盛, 吴文涛, 徐向民. 低功耗异步LDPC解码器运算通路设计[J]. 电子学报, 2013, 41(4): 685-689.

JIANG Xiao-bo, YE De-sheng, WU Wen-tao, XU Xiang-min. Low Power Design of Asynchronous Datapath for LDPC Decoder[J]. Acta Electronica Sinica, 2013, 41(4): 685-689.

参考文献

[1] Gallager R G.Low-density parity-check codes[J].IRE Transaction on Info rmation Theory,1962,8(1):21-28.
[2] 姜小波,聂正华.用于CMMB的低运算复杂度LDPC解码算法[J].电子学报,2010,38(7):16 12-1615. JIANG Xiao-bo,NIE Zheng-hua.Low computational complexity algorithms of LDPC d ecoder for CMMB[J].Acta Electronica Sinica,2010,38(7):1612-1615.(in Chine se).
[3] 朱琦,叶芳,刘钧雷,酆广增.LDPC码在802.16a OFDM系统衰落信道中的性能分析[J].电子学报,2005,33(4):624-628. ZHU Qi,YE Fang,LIU Jun-lei,FENG Guang-zeng.Performance analysis of LDPC code s for IEEE 802.16a OFDM system in multipath fading channel[J].Acta Electroni ca Sinica,2005,33(4):624-628.(in Chinese).
[4] S J Lee,J Y Park,K S Chung.Memory efficient multi-rate regular LDPC decoder for CMMB[J].IEEE Transactions on Consumer Electronics,2009,55(4):1866-1874.
[5] Matthew Weiner,Borivoje Nikolic,et al.LDPC decoder architecture for high-data r ate personal-area networks[A].2011 IEEE International Symposium on Circuits a nd Systems[C].Rio de Janeiro:IEEE,2011.1784-1787.
[6] Li Rui.Design andimplememtation of QC-LDPC partially parallel decoder.[D].Che ngdu,Sichuan:University of Electronics Science & Technology of China,2007.
[7] 石伟,陈芳园.基于TTA的异步微处理器设计及其VLSI实现[J].电子学报,2011,39(2):3 95-401. SHI Wei,CHEN Fang-yuan.Design and VLSI implementation of an asynchronous micro processor based on transport triggered architecture[J].Acta Electronica Sini ca,2011,39(2):395-401.(in Chinese).
[8] 刘祥远,陈书明.一种高性能的异步FIFO结构[J].电子学报,2007,35(11):2098-2104. LIU Xiang-yuan,CHEN Shu-ming.A high-performance asynchronous FIFO architectu re[J].Acta Electronica Sinica,2007,35(11):2098-2104.(in Chinese).
[9] van Gageldonk H,van Berkel K,Peeters A.An asynchronous low-power 80C51 microcon troller[A].Proceedings of 4th Symposium of Advanced Research in Asynchronous C ircuits and Systems[C].San Deigo,CA:ASYNC,1998.96-107.
[10] Woods J V,Day P,Furber S B,Garside J D,Paver N C,Temple S.AMULET1:an asynchronou s ARM microprocessor[J].IEEE Transactions on Computers,1997,46(4):385-398.
[11] J Y Kim,H J Yoo.Bitwise competition logic for compact digital comparator[A].20 07 IEEE Solid-State Circuits Conference[C].Jeju:IEEE,2007.59-62.

[1]	刘倩, 张昊, 宋莹炯, 王刚. 小样本条件下基于矩阵乘法和秩分析的LDPC参数估计方法[J]. 电子学报, 2022, 50(5): 1075-1082.
[2]	王强, 李森, 王天施, 刘晓琴. 辅助电路损耗低的并联谐振直流环节逆变器[J]. 电子学报, 2022, 50(11): 2813-2816.
[3]	蒋万春, 廖凯琴. 节能以太网的节能策略综述[J]. 电子学报, 2021, 49(9): 1830-1839.
[4]	江家宝, 张晓峰, 沈云付, 欧阳山, 周时强, 彭俊杰, 刘跃军, 金翊. 三值光学计算机中SJ-MSD加法器的设计与实现[J]. 电子学报, 2021, 49(2): 275-285.
[5]	王利斌, 姚帅, 陆妩, 王信, 于新, 李小龙, 刘默寒, 孙静, 席善学, 郭旗. 双极电压比较器LM311电离总剂量与单粒子瞬态协同效应研究[J]. 电子学报, 2020, 48(8): 1635-1640.
[6]	张亚坤, 周林, 陈辰, 贺玉成. 速率无损失的空间耦合LDPC码[J]. 电子学报, 2019, 47(12): 2590-2595.
[7]	唐晓庆, 谢桂辉, 佘亚军, 俞杨. 基于MCU的无源Wi-Fi散射通信方法[J]. 电子学报, 2019, 47(10): 2069-2075.
[8]	孙海洋, 陈珍, 杨冠男, 高波. 基于采样精度切换的毫米波无线通信空闲侦听机制研究[J]. 电子学报, 2018, 46(9): 2115-2122.
[9]	张柳, 崔晓平, 董文雯. 高性能并行全冗余十进制乘法器的设计[J]. 电子学报, 2018, 46(6): 1519-1523.
[10]	何安平, 刘晓庆, 陈虹. 基于约束数据捆绑两相握手协议的8位异步Booth乘法器设计[J]. 电子学报, 2018, 46(4): 961-968.
[11]	陈泽亮, 彭华, 巩克现, 于沛东, 王伟年. 误码条件下LDPC码参数的盲估计[J]. 电子学报, 2018, 46(3): 652-658.
[12]	孙友明, 陈海强, 黎相成, 万海斌, 覃团发. 基于节点子集和k阶信息截断的多元LDPC译码算法[J]. 电子学报, 2017, 45(8): 1925-1930.
[13]	杜世民, 夏银水, 杨润萍, 钱利波. 固定边框的多电压布图规划算法[J]. 电子学报, 2017, 45(8): 1873-1881.
[14]	陈田, 易鑫, 王伟, 刘军, 梁华国, 任福继. 一种低功耗双重测试数据压缩方案[J]. 电子学报, 2017, 45(6): 1382-1388.
[15]	雷才洪. 单片CDCTA-C低功耗电控调谐双模式三阶正交振荡器的设计[J]. 电子学报, 2017, 45(3): 599-604.

低功耗异步LDPC解码器运算通路设计

Low Power Design of Asynchronous Datapath for LDPC Decoder

PDF

可视化

摘要/Abstract

引用本文

使用本文

参考文献

相关文章 15

编辑推荐

Metrics