电子学报 ›› 2020, Vol. 48 ›› Issue (9): 1703-1710.DOI: 10.3969/j.issn.0372-2112.2020.09.006

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一种应用于阵列TDC的低抖动锁相环设计

吴金1, 孙亚伟1, 彭杰1, 郑丽霞1, 罗木昌2, 孙伟锋1   

  1. 1. 东南大学, 江苏南京 210096;
    2. 中电科技第四十四研究所, 重庆 400060
  • 收稿日期:2019-09-19 修回日期:2019-12-26 出版日期:2020-09-25 发布日期:2020-09-25
  • 通讯作者: 郑丽霞
  • 作者简介:吴金 男,1965年出生于江苏南京,1991年和1997年于东南大学电子科学与工程学院分别获得工学硕士和博士学位,现为东南大学微电子学院教授、博士生导师.近期研究兴趣主要为时钟电路、时间-数字转换电路以及红外单光子探测读出电路设计等.主持或参加过国家、省自然科学基金、国家"核高基"重点专项等各类项目研究.发表SCI/EI收录论文30余篇,授权国家发明专利8项.
    孙亚伟 男,1995年出生于江苏扬州,现于东南大学微电子学院攻读硕士学位,主要研究方向为时钟电路设计和雪崩型光电探测器读出电路设计.
    彭杰 男,1994年出生于江苏徐州,毕业于东南大学微电子学院,主要研究方向为时钟电路设计.
  • 基金资助:
    国家重点研发计划(No.2016YFB0400904);国家自然科学基金(No.61805036);江苏省自然科学基金(No.BK20181139);模拟集成电路重点实验室稳定支持项目(No.JCKY2019210C030)

Design of a Low Jitter Phase Locked Loop for Array TDC

WU Jin1, SUN Ya-wei1, PENG Jie1, ZHENG Li-xia1, LUO Mu-chang2, SUN Wei-feng1   

  1. 1. Southeast University, Nanjing, Jiangsu 210096, China;
    2. . 44 th Research Institute of China Electronic Technology Group, Chongqing 400060, China
  • Received:2019-09-19 Revised:2019-12-26 Online:2020-09-25 Published:2020-09-25

摘要: 传统的PLL(Phase Locked Loop)电路受限于环路参数的选定,其相位噪声与抖动特性已经难以满足大阵列、高精度TDC(Time-to-Digital Converter)的应用需求.本文致力于PLL环路带宽的优化选取,采取TSMC 0.35μm CMOS工艺实现了一款应用于TDC的具有低抖动、低噪声特性的锁相环(Phase Locked Loop,PLL)电路,芯片面积约为0.745mm×0.368mm.实际测试结果表明,在外部信号源输入15.625MHz时钟信号的条件下,PLL输出频率可锁定在250.0007MHz,频率偏差为0.7kHz,输出时钟占空比为51.59%,相位噪声为114.66dBc/Hz@1MHz,均方根抖动为4.3ps,峰峰值抖动为32.2ps.锁相环的相位噪声显著降低,输出时钟的抖动特性明显优化,可满足高精度阵列TDC的应用需要.

关键词: 锁相环, 低抖动, 相位噪声

Abstract: The traditional PLL(Phase Locked Loop) circuit is limited by the selection of loop parameters and its phase noise and jitter characteristics have been difficult to meet the application requirements of large array and high precision TDC(Time-to-Digital Converter).This paper devotes to the optimal selection of PLL loop bandwidth and a PLL circuit with low noise and low jitter characteristics is designed.The chip area is approximately 0.745mm×0.368mm.The actual test results of the chip show that under the condition of external signal source input 15.625MHz clock signal and the PLL output frequency can be locked at 250.0007MHz.The frequency deviation is 0.7kHz.The duty cycle of the output clock is 51.59% and the phase noise is-114.66dBc/Hz@1MHz.The RMS jitter of the clock is 4.3ps and the peak-to-peak jitter is 32.2ps.The phase noise of the phase-locked loop is significantly reduced and the jitter characteristics of the output clock are significantly optimized,which can basically meet the application needs of the array TDC.

Key words: phase locked loop, low jitter, phase noise

中图分类号: