1 引言
CMOS图像传感器（CMOS Image Sensor，CIS）因具有低成本、低功耗和高集成度等优点，被广泛应用于航天、高清摄像等领域
［1~4］.随着CIS分辨率不断提高，CIS芯片对速度、精度和集成度的要求也与日俱增，而列级数模转换器（Analogue-to-Digital Conversion，ADC）作为CIS读出电路的重要组成部分，其设计受到精度、转换速度、面积的三重约束，其中转换速度是限制大面阵CIS帧频的主要瓶颈，因此提高列级ADC的转换速度成为提升CIS大数据高速处理的主要突破点
［5~7］.为满足高速拍摄应用需求，CIS帧率必须达到100帧以上，这就要求当像素面阵达到亿级规模时，在满足12 bit以上高精度的前提下，ADC转换速率要求至少控制到1 μs以内.近年来应用于CIS的高速列并行ADC架构的研究热点主要有逐次逼近式ADC（successive Approximation Register ADC，SAR ADC）、循环ADC（Cyclic ADC）、单斜式ADC（Single Slope ADC，SS ADC）、两步式ADC（Two-Step Single-Slope ADC，TS_SS ADC）等
［8~10］.文献［
1］采用了SAR ADC结构.该结构在14 bit精度下单次转换时间为2 μs，但由于采用CDAC电容阵列，占用了较大的芯片面积，无法应用于亿级面阵规模CIS.文献［
2］采用了循环ADC结构.该结构在12 bit精度和250 MHz主时钟频率下，转换时间达到了625 ns；而高速高增益运算放大器的使用，使其功率消耗达到435 μW，在亿级规模下，仅ADC占用的功耗将接近10 W，限制了该结构在亿级面阵规模CIS中的应用
［11］.SS ADC是使用最广泛的列并行ADC架构，具有结构简单、功耗低、线性度高等优点.此外，SS ADC极大地减小了列固定模式噪声（Column Fixed Pattern Noise，CFPN），但其转换速度较慢，一个
q bit SS ADC需要2
q 个时钟周期进行量化
［12，13］.文献［
5］采用了SS ADC结构.该结构在12 bit精度和250 MHz主时钟频率下，单次转换时间达到1 μs，但是由于引入了TDC技术需要增加全局DLL，系统的复杂性增加，不易于在大面阵中实现.文献［
14］采用了TS_SS ADC结构.该结构ADC将量化过程分为
M位粗量化和
N位细量化，仅需要2
M +2
N 个时钟周期进行量化；该结构在12 bit精度下，单次转换时间达到了6.38 μs，但是依旧难以满足亿级面阵的需要.
针对现有研究未解决的问题，为了提升亿级面阵规模CIS帧率，本文在TS_SS ADC的基础上，在不引入额外功耗和芯片面积的前提下，以进一步提升传统两步式的转换速度为目标，提出了一种应用于高速CIS的全并行两步式ADC结构.在保证结构简单、功耗低、高线性度的同时，一方面基于全并行理论进一步提高转换速度，另一方面通过一种校正方法消除了采样电路非理想因素ADC性能的不利影响.本文着重分析了该ADC设计方法的量化原理以及具体电路实现方法，并给出了参数测试结果.
2 CIS架构特征分析
CMOS图像传感器主要由光电传感和读出量化两部分组成，不论是卷帘曝光还是全局曝光，目前限制亿级CMOS图像传感器处理速度的瓶颈都在读出量化阶段
［15］.
图1为CMOS图像传感器的整体架构，具体包括像素阵列、读出电路、控制信号和时钟信号发生器以及其他模块.其中像素阵列负责完成光电信号转换，得到的电信号交由读出电路进行放大、采样、量化；控制信号和时钟信号发生器以及其他模块为像素阵列与读出电路提供时序控制和模拟偏置，配合完成图像读出.
其中列并行ADC是CIS读出电路的重要组成部分，是影响CIS性能的关键模块.为了保证CIS的成像质量，列并行ADC必须具有较高的转换精度
［16］.同时随着CIS的分辨率不断提高，像素单元尺寸也在减小，而列并行ADC必须嵌入与像素尺寸匹配的列宽中，所以列并行ADC的面积约束极其严格
［17］.在亿级规模面阵下，CIS读出电路需要上万个列并行ADC，所以单列ADC的功耗制约着芯片整体功耗.目前CIS的主要读出模式是全流水逐行读出.每一行的图像信号经过列级PGA放大，然后通过列级ADC进行采样量化，并将数字化后的图像信号存储到静态随机存储器SRAM中，最终通过LVDS串行读出.在这种读出模式下，帧时间如
式（1）所示：
其中，Frame_time为帧时间；V为像素阵列行数；row_tine为读出一行的时间.在亿级规模面阵下，行时间如式（2）所示：
其中，t bus为列线建立时间；t ADC为ADC的转换时间；t others为制约行时间的其他因素.其中ADC的转换时间占比更大.由式（1）和式（2）可以看出，ADC的转换时间是限制帧频主要因素，这也解释了为什么在亿级规模面阵下，ADC的转换速率至少要达到1 μs以内.综上所述，应用于超大面阵CIS的列并行ADC需要具有结构简单、转换速度快、功耗低、高线性度等优点.
3 本文提出的粗细全并行量化方法
本文提出的全并行两步式ADC基本量化原理是将Q bit的量化分为M bit粗量化和N bit的细量化，在理想情况下有
图2展示了由斜坡信号发生器、时钟控制器、比较器和计数器组成的CIS系统中的全并行两步式ADC架构.所有列电路共用斜坡信号发生器与时钟控制器，而比较器和计数器需要集成到单列以量化每列不同的光电信号.其中斜坡信号发生器需要产生阶梯斜坡信号RAMP_C和积分斜坡信号RAMP_F来驱动所有列级比较器，在实际芯片应用中需要加入必要的提升驱动能力的措施.如
图3所示，RAMP_C将整个ADC量化范围
平均划分为
段，每一段范围为
，RAMP_F的电压范围为
，因此在理想情况下有
其中，LSB为最小量程电压；A为粗量化计数值；B为实际计数值.
图4为全并行ADC的具体量化原理：将整个量化周期分为粗量化过程和细量化过程，粗细量化计数器同时开始计数，RAMP_C和RAMP_F同时开始上升或下降，粗细量化过程并行执行.
首先进行M位粗量化过程.将阶梯斜坡信号RAMP_C输入比较器中与输入信号进行比较，对输入信号V IN进行粗量化.经过粗量化之后，由粗量化计数器产生高M位的数字码A，并将对应的模拟信号台阶值通过存储电容进行存储，以便于进行细量化.
粗量化完成后得到的信号所处区间为
其次同步进行N位的细量化过程.将积分斜坡信号RAMP_F接入比较器中，对输入信号V IN进行细量化，得到低N位的数字码B.最终输出的数字码为
该量化逻辑中，粗细量化并行执行，但由于比较器无法使输入信号同时与RAMP_C和RAMP_F进行比较，这会对量化结果造成不利影响，具体影响如
图5所示.由于RAMP_C和RAMP_F同时开始作用，在细量化过程开始时，接入比较器的RAMP_F起始电压为
其中，
B为细量化计数器输出数字码.如
图5（
a）所示，当
V RAMP_F>
V IN时，比较器可以将输入信号与RAMP_F的比较结果有效输出.如
图5（
b）所示，当
V RAMP_F<
V IN时，在时间上细量化翻转点在粗量化翻转点之前，在该状态下比较器被粗量化过程占用，细量化信息无法通过比较器有效输出.
为了解决该问题，本文巧妙地在系统中引入一路补偿斜坡，补偿斜坡电压为
式（9）表明补偿斜坡与细量化斜坡斜率相同，起始电压相差1/2Δ
V，其具体工作原理如
图6所示.当
V RAMP_F<
V IN时，
V IN可以被
V RAMP_F1有效量化，并将量化信息通过比较器进行输出.需要说明的是，RAMP_F和RAMP_F1斜率一致，所以RAMP_F1无需通过斜坡发生器额外产生，可以通过配置存储电容的初始电荷量产生，实现低功耗的设计目标.补偿斜坡的引入可以使整个量化区间的值都可以被有效量化.最终数字码输出为
其中，D out1为原始量化过程输出；D out2为补偿量化输出.D out1优先级高于D out2 .当原始量化过程失效时，才会读取补偿量化过程输出数字码.
基于上述对粗细量化并行设计方法的研究与分析，本文提出的全并行两步式ADC，其时间消耗得到明显压缩，具体转换时间如式（12）所示：
其中，T代表单次量化时长；t clk为时钟周期.传统两步式转换时间如式（13）所示：
相比传统两步式量化转换方法，本文提出的ADC量化方法时间提升效果如式（14）所示：
与传统两步式量化方法相比，本文提出的全并行两步式量化方法将转换时间缩短了33%.值得说明的是，本文提出的量化方法不会受到工艺限制，同时可以根据确定的量化精度需求计算得到最优化的时间消耗.本文在保证粗细量化时钟频率相同，
V RAMP_F与
V RAMP_F1相差1/2Δ
V，输入信号在第
K个粗台阶电压范围内的前提下，对
n+
m，
n+
m 1，
n+
m 2这3种粗细量化模式进行详细分析，其中
n为粗量化位数，
m≤
n，
m 1=
n+1，
m 2≥
n+1为细量化位数，其工作示意图如
图7所示，其中蓝色部分为细量化有效量化范围，其量化范围如式（
15）~（
17）所示：
其中，V RAMPF_REAL为RAMP_F的有效量化范围；V RAMPF1_REAL为RAMP_F1的有效量化范围；V REAL为细量化有效量化范围.
在n+m量化模式下，V REAL≤1/2ΔV，这意味着在保证加速效果的前提下，ADC量化范围内的部分电压值无法被有效量化.
在n+m 1量化模式下，V REAL=ΔV，ADC量化范围内任意电压值都可被有效量化，且无冗余量化，保证了加速效果.
在n+m 2量化模式下，V REAL＞ΔV，这会导致在部分量化区间内RAMP_F与RAMP_F1同时工作，造成时间冗余，降低并行量化方法的时间压缩效果.
根据上述分析可得，n+m 1量化模式为最优量化模式.此外，在上述量化方法中，补偿区间会受输入信号所处的粗量化台阶影响，输入信号所处的粗量化台阶越靠近起始区间，该粗量化台阶内补偿区间占比越小.综上所述，本文提出的全并行量化方法具有以下优势：（1）基于时间共享与时间压缩思想，将转换时间缩短了33%；（2）结构简单，适用于亿级面阵规模CIS的列级读出电路；（3）低功耗设计，避免芯片温度上升引起的暗电流倍增效应.
4 本文提出的误差校正方法
在理想状态下，上述量化方法可以实现对ADC量化范围中任意电压值的有效量化.然而，在实际情况中，上下极板存在寄生电容，以及采样开关存在非理想因素，都会导致在粗细量化切换过程中，采样电容上存储的电荷量发生偏移.这种偏移会直接导致在量化范围内的部分电压值无法被有效量化，直接影响ADC的性能，具体影响如
图8所示.
以C1为例，实际情况下，在粗量化结束后，开关S1和S3断开，采样电容C1实际存储电荷的偏移量为
其中，C P_B为下极板寄生电容；W和L分别为MOS管宽、长；V DD为开关管开启电压；V TH为阈值电压；VRAMP_C为粗斜坡电压.在细量化开始时，开关S2打开，此时采样电容C 1实际存储电荷的偏移量为
其中，C P_T为上极板寄生电容.
根据
式（18）和
式（19）可以看出，电容上电荷偏移量与RAMP_C和RAMP_F有关.由于RAMP_F的电压范围较小，所以RAMP_C是影响电荷偏移量的主要因素.为了验证分析的合理性，本文基于实际工艺对采样过程中的误差进行了实验验证，如
图9所示，对于不同的输入信号，粗细斜坡的切换点不同，产生的斜坡误差也不同，在13 bit精度下，最大偏移为16个LSB，且该误差无法通过数字相关双采样和下极板采样等技术进行消除.
值得说明的是，该问题存在于所有的两步式ADC中.根据上述分析，该问题的关键在于在粗细斜坡转换过程中，存储电容上存储的斜坡电压与输入信号电压之间的差值发生变化.针对上述分析的限制两步式转换方法应用的难题，本文提出如
图10所示的校正方法，从保证斜坡电压与输入信号电压相对差值的角度进行设计，对输入信号同时进行采样，使输入信号包含斜坡信号产生的误差.为了保证斜坡误差与输入信号误差相同，斜坡信号与输入信号的采样电路尺寸与工作时序完全一致，此时斜坡信号与输入信号的相对电荷偏移量为
根据式（20），本文提出的校正方法将斜坡信号与输入信号的绝对电荷偏移量转化为相对电荷偏移量.现假设V RAMP_C=V IN，对校正方法的校正结果进行分析，式（21）体现了在理想情况下粗细斜坡切换后至量化结束的数字码变化值，即
式（22）为考虑采样电路非理想因素后的数字码变化值，即
式（23）为采用校正方法后的数字码变化值，即
根据式（20）~（23）可以得出，该误差校正方法保证了斜坡电压与输入信号电压的相对差值，降低了采样电路非理想因素影响，且粗斜坡电压与输入信号电压越接近校正效果越好，所以该校正方法的校正效果不会随ADC精度提高而衰减.综上所述，本文提出的校正方法具有以下优势：①结构简单，可集成到单列实现；②校正精度高，校正效果不会随ADC精度提高而衰减；③PVT下的误差自适应匹配性，提升了系统的鲁棒性.
5 13位模数转换器的详细设计
本文在一款基于55 nm-1P4M工艺的10 000×10 000规模CMOS图像传感器设计中，采用13 bit ADC，对全并行量化方法和两步式误差校正方法进行了详细电路设计与实验验证.该13 bit ADC将整个量化过程分为6 bit粗量化与7 bit细量化，其具体实现电路如
图11所示.电路包括2路斜坡信号，即采样电路和校正电路；2个比较器，即计数器与逻辑控制模块.其中粗细斜坡信号被所有列共用.同时为了满足高速高增益低功耗的设计需求，本文采用了基于多电压域低功耗设计思想的四级比较器结构.
其具体工作时序如
图12所示.开关S1，S2，S3由逻辑控制电路进行控制，比较器翻转后，由时钟沿控制读出，进而控制开关.在量化周期开始之前，开关S1和S3打开，在具体实现中采用了下极板采样技术以消除部分时钟馈通与开关电荷注入影响.开关打开后粗量化以及细量化的斜坡信号于同一时刻开始作用，粗斜坡信号在粗量化范围内以Δ
V做步进，采样电容
C 1和
C 2上极板电压值跟随粗斜坡信号变化.当粗斜坡信号大于输入信号
V IN时，比较器CMP1和CMP2翻转，粗量化完成，S1和S3关断.此时采样电容
C 1和
C 2上极板电压值为
其中，V REF为粗斜坡信号的起始电压.此时电容C 1上存储的电荷量为
电容C 2上存储的电荷量为
粗量化结束后，开关S2打开，RAMP_F接到采样电容C 1和C 2下极板，RAMP_F在ΔV的范围内，以LSB做步进.根据电荷守恒定律，采样电容C 1上极板电压为
采样电容C 2上极板电压为
之后采样电容C 1和C 2上极板电压值跟随RAMP_F变化，对输入信号进行细量化.当比较器再次翻转后，整个量化周期完成.具体数字码输出如式（29）和式（30）所示：
量化结束后，对D out1和D out2进行权重判决.当CMP1有效翻转时，由数字模块选择D out1输出，反之输出D out2.其中补偿输出D out2的有效区间，在整个量化区间中占比为
最终的数字码输出会包含比较器的失调误差，以及由系统的固定噪声产生的误差，但这类误差不属于随机误差.针对这些噪声的特性，本文提出的全并行ADC结构中采用了数字相关双采样技术.数字相关双采样技术的基本原理为：在行时间内，分别对图像信号和复位信号进行量化，将得到的数字码在数字域进行相减，固定误差在相减过程中被消除.所以通过数字相关双采样技术可以有效消除固定误差.
6 试验结果与数据分析
应用于超大面阵CIS的全并行两步式ADC列级电路基于55 nm-1P4M工艺完成了设计与验证，本次设计像素规模达到一亿量级（10 000×10 000），量化精度为13 bit，模拟和数字电源分别为3.3 V和1.2 V，时钟信号频率250 MHz.本文针对全并行ADC完成了详细电路设计和后端版图物理实现.
图13为亿级像素规模的CIS芯片整体版图布局.
图14为考虑像素规格尺寸的列级版图设计，实际列宽为6.6 μm，同时考虑到大面阵情况下走线长度、模拟参考电压、斜坡信号，电源地走线均采用提升驱动能力与抗干扰措施.
图15为不同输入信号经过校正电路后的验证波形，左侧数字为实际输入信号，右侧数字为校正后的输入信号.与
图9对比得出，在粗细斜坡转换后，输入信号与存储的斜坡信号同时上移，降低了斜坡电压与输入信号的相对偏移，将采样电路的非理想因素影响降低至87 μV，具体计算方式如
式（32）所示：
其中，V offset为采用校正方法后采样电路的非理想因素影响；V 1为实际输入信号；V 2为校正后输入信号；V RAMPERROR为斜坡误差.
图16为ADC静态参数测试结果，微分非线性（DNL）峰值误差为
，积分非线性（INL）峰值误差为
.在13 bit量化精度下，转换速度达到512 ns的情况下，相比于现有参考文献研究成果，表现出了明显的优势.
图17为23 kHz的采样频率下快速傅里叶变换（Fast Fourier Transform，FFT）分析结果.本文设计的全并行两步式ADC信噪失真比（Signal-to-Noise and Distortion Ratio，SNDR）为70 dB，有效位数（Effective Number Of Bits，ENOB）为11.33 bit，动态范围为1.472 V，列级功耗为47 μW.
表1为本文设计方法验证结果与文献［
5，
11~
14］的对比.与文献［
5］相比，在12 bit精度下，本文方法功耗减少了73.4%，转换时间缩短了74.4%.与文献［
11］相比，在12 bit精度下，本文方法功耗减少了34.7%，转换时间缩短了97.4%.与文献［
12］相比，在12 bit精度下，本文方法功耗增加了20.5%，但转换时间缩短了99.35%.与文献［
13］相比，在10 bit精度下对比，本文方法功耗增加了16%，转换时间缩短了99.8%.与文献［
14］相比，在12 bit精度下，本文方法功耗减少了58.2%，转换时间缩短了91.9%.可以看出本文设计的ADC与目前先进ADC相比，在保证结构简单、功耗低与线性度高的同时，使转换速率提高了74.4%以上.本文提出的ADC结构由于工艺和电路设计的先进性，其转换速度提升效果与理论分析基本一致.综上所述，本文提出的ADC设计方法适用于亿级面阵规模CIS.
| 对比文献 | 文献[5] | 文献[11] | 文献[12] | 文献[13] | 文献[14] | 本文 |
| 工艺/nm | 130 | 130 | 90 | 110 | - | 55 |
| 结构 | SS-TDC | TS-SS | TS-SS | SS | TS-SS | TS-SS |
| ADC精度/bit | 12 | 12 | 12 | 10 | 12 | 13 |
| 量化范围/V | | 1.2 | - | - | - | 1.472 |
| 转换时间 | 1 μs | 10 μs | 39.68 μs* | 34.2 μs | 6.38 μs* | 10 bit:0.064 μs 12 bit:0.256 μs 13 bit:0.512 μs |
| DNL/LSB | +1.1/-0.4 | 0.76/-0.8 | +5.73/-7.3 | +0.15/-0.2 | +1.34/-0.49 | +0.8/-0.8 |
| INL/LSB | +5.8/-8.2 | 1.06/-0.84 | +4.25/-1.00 | +0.91/1.35 | +2.44/-2.47 | +2.1/-3.5 |
| 有效位数 | | 11.25 | - | 8.8 | - | 11.33 |
| 功耗 | 177 | 72 | 39 | 56 | 112.5** | 47 |
| 注：*=1/(帧频率×行数); **功耗=总功耗/列数 |
7 结论
本文针对当前制约亿级面阵CMOS图像传感器的读出速度瓶颈问题，提出了一种基于粗细量化全并行的处理方法和一种基于误差同步存储技术的误差校正方法，并成功应用于一款亿级CMOS图像传感器的13 bit高速全并行两步式ADC设计中.该ADC基于全并行量化原理，实现了粗细量化并行执行，提高了转换速率，同时提出的误差校正方法解决了采样电路非理想因素的影响.本文在一款基于55 nm-1P4M工艺的10 000×10 000规模CMOS图像传感器进行了具体电路设计验证，实验结果表明，在该ADC转换时间达到512 ns的同时，通过校正方法将微分非线性峰值误差控制在 ，积分非线性峰值误差控制在 ，信噪失真比达到70 dB，有效位数为11.33 bit.对比已有的研究成果，本文设计的ADC架构在保证结构简单、功耗低和线性度高的同时，使转换速率提高了74.4%以上，该设计方法为高速CMOS图像传感器设计提供了全新的解决方案，可以广泛用于亿级面阵以上规模CMOS图像传感器的超高速读出电路中.
{{custom_sec.title}}
{{custom_sec.title}}
{{custom_sec.content}}
PDF(159 KB)
图1 CMOS图像传感器整体架构
表1 与其他先进ADC的对比
