本文阐述了从最新版本的IBIS(I/O Buffer Information Specification)建模数据中构造高速数字I/O缓冲器的瞬态行为模型的推导过程,获得了建模所需要的充分条件.与相应的晶体管级模型(SPICE模型)相比,该方法在获得了更高仿真精度的同时,提高了具有大量同步开关器件芯片互连的仿真速度.采用这些模型有效地分析了多芯片互连非线性电路中的同步开关噪声,证实了差分波形传输信号的优越性.
本文提出了一种新的变比例到定比例(variable to fixed,VF)的CMOS串联缓冲器链的设计方法.这种VF的设计方法考虑了一个由倒相器组成的缓冲器链的初始输入波形斜率对其每一级时延的影响.同时,计算了倒相器的前馈电容对时延的影响.并着重研究了以上因素所导致的缓冲器链前几级的特殊性质,并据此提出了一个考虑初始波形的全局的倒相器链的优化方法.对每个倒相器的输出响应,我们提出了一组解析表达式.理论推导和SPICE的模拟证明,我们的VF设计方法是一个针对时延的最优解,面积相应较小.实验数据显示:与传统的常比例方法相比,可以节省6~10%的时延和30~70%的面积.